stoi VHDL na sprzęcie wirtualnym deszyfrowania język . Stosowany jest głównie w inżynierii mechanicznej automatyzacji projektowania i tworzenia elektronicznych układów logicznych . VHDL obsługuje rosnącą i malejącą Array . Ścieżka danych VHDL określa , jak dane są przekazywane przez układ . Ścieżka danych faktycznie nie tworzenie danych, po prostu definiuje jego możliwych tras. Podczas tworzenia ścieżki danych w VHDL , trzeba będzie ustalić skład ścieżki danych i jego architektury . Instrukcja
1
zadeklarować funkcji bibliotecznych . Na przykład , jeśli chcesz , aby zadeklarować standardową funkcję logiki arytmetyczną , Twój kod będzie wyglądać tak :
” library IEEE ;
korzystać ieee.std_logic_arith.all ; ”
2
Definiowanie portów swoją ścieżkę dane. Na przykład :
” podmiot DataPath jest
portu ( clock_dp : w std_logic ;
rst_dp : w std_logic ;
imm_data : w std_logic_vector ( 15 downto 0 ) ; ”
porty Twojej ścieżce danych będzie ustalić, w jaki sposób i gdzie płynie dane . Jesteś w istocie ustalenia , w których dane są wprowadzane i gdzie jest wyjście .
3
Zamknij wejście portu ścieżki danych za pomocą następującego kodu:
„);
końcową datapath ; ”
4
Określić strukturę architektoniczną ścieżki danych. Trzeba będzie wymienić składniki, jakie składniki są zawarte i sposób przekazywania danych do i od każdego ze składników . Na przykład , przykładowy kod , aby utworzyć plik rejestru będzie wyglądać tak :
” składnik
portu ( zegara : w std_logic ;
RST : w std_logic ; ”
5
Zamknij projekt architektoniczny kończąc struktura pomocą „koniec struct ; ”
Imperium .